1.根据不同的时钟脉冲输入模式，可分为同步计数器和异步计数器。
根据不同的进位系统，它可以分为二进制计数器和非二进制计数器。
3.根据计数过程中数量增加和减少趋势的差异，可分为上升计数器，下行计数器和可逆计数器。
1.二进制异步递增计数器的原理分析：假设每个触发器处于0状态。
根据D触发器的电路结构特点和工作特性，不难得到其状态图和时序图。
它们分别如图8.4.2和图所示。
如8.4.3所示。
虚线是在考虑触发器的传输延迟时间tpd之后的波形。
从状态图可以清楚地看出，从初始状态000（由清除脉冲设置）开始，每次输入计数脉冲时，计数器的状态递增二进制（加1），并且在输入之后第八个计数脉冲，计数器再次返回到000状态。
因此，它是一个23个字符的加号计数器，也称为模8（M = 8）加计数器。
从时序图中可以清楚地看出，Q0，Q1和Q2的周期是计数脉冲周期（CP）的两倍，4倍和8倍，分别是Q0，Q1和Q2， CP波形分为两点。
频率除以4，除以8，因此计数器也可用作分频器。
需要注意的是，如图8.4.3中的虚线波形所示，当考虑每个触发器的传输延迟时间tpd时，对于n位二进制异步计数器，计数脉冲（设置为上升沿）到达时，触发器是稳定的，需要经历的最长时间是ntpd。
为了确保计数器的状态能够正确反映计数脉冲的数量，下一个计数脉冲（上升沿）必须在ntpd之后，因此计算脉冲的最小周期Tmin = ntpd。
2.二进制异步递减计数器原理原理分析：图8.4.4是3位二进制异步递减计数器的逻辑图和状态图。
从初始状态000开始，在施加第一个计数脉冲之后，触发器FF0从0反转为1（Q0的借位信号），并且该上升沿使FF1也从0反转为1（借用Q1的信号）。
该上升沿反过来导致FF2从0翻转为1，即计数器从000变为111.在此过程中，Q0从Q1借入，Q1从Q2借用。
此后，每次输入计数脉冲时，计数器的状态减少二进制（减1）。
输入第8个计数脉冲后，计数器返回000状态并完成循环。
因此，计数器是23-ary（模8）异步递减计数器，它也具有分频效果。
3.二进制同步加计数器，同步递减计数器原理二进制同步加计数器的原理：图8.4.5是由JK触发器组成的4位二进制（M = 16）同步加计数器（但J = K） 。
从图中可以看出，每个触发器的时钟脉冲输入端连接到相同的计数脉冲CP，各触发器的驱动方程为J0 = K0 = 1，J1 = K1 = Q0， J2 = K2 = Q0Q1，J3 = K3 = Q0Q1Q2。
根据同步时序电路的分析方法，可以得到电路的状态表，如表8.4.1所示。
假设从初始状态0000开始，由于J0 = K0 = 1，每次输入计数脉冲CP时，最低位触发FF0被翻转一次，而其他位的触发器FFi仅在Ji = Ki = Qi-1Qi-2 ... Q0在= 1的条件下，当CP的下降沿到来时它将翻转。
二进制同步计数器的原理分析：同步计数器的电路结构比异步计数器更复杂，需要增加一些输入控制电路，因此工作速度受这些控制电路的传输延迟时间的限制。
。
如果图8.4.5的电路中的触发器FF1，FF2和FF3的驱动信号如下改变，则可以构造4位二进制同步递减计数器。
4.二进制同步可逆计数器的原理分析：4位二进制同步可逆计数器如图8.4.7所示。
它基于上述的4位二进制同步加减计数器，并添加了控制电路。
从图中可以看出，各个触发器的驱动方程分别是当加/减控制信号X = 1时，FF1-FF3的J和K端分别与下端的Q端相连。
级触发器，并执行计数;当X = 0时，每个J和K端子分别与下级触发器的Q端子连接，并执行倒计时，并且实现可逆计数器的功能，并且例如使用定时器。
，用于定时开关机等;例如，某些测试需要在两个状态之间来回切换;编码器和二进制计数器最初用于编码器;
