本博客文章的目的是提供有关如何解码可编程逻辑（PL）和处理器系统（PS）多功能I / O（MIO）的IBIS模型名称的指南。本文主要分为三个部分：PLI / O标准PSMIO标准PSDDRI / O标准在这3章中，有多个解码器表，它们将模型名称的每个部分一一细分，并提供一些模型名称示例。 1. Xilinx PLI / O标准IBIS解码器PLIBIS解码器可用于对所有可编程逻辑I / O执行PLIBIS模型解码。它适用于ZynqMPSoCPLI / O。表1：PLIBIS解码器的所有模型（LVDS *除外）将包括“ bank type（BankType）”，“ I / O standard（IOStandard）”，“ SlewRate”以及“ SlewRate”。和“输出阻抗/驱动强度（OutputImpedance / DriveStrength）”。 * LVDS模型将包括“ bank type（BankType）”，“ LVDS”，“ I / O standard（IOStandard）”。和“数字终端”。内部100欧姆差分端接仅在由1.8V（LVDS）或2.5V（LVDS_25）供电的组中可用。有关详细信息，请参见（UG571）v1.12的第103页。 https://china.xilinx.com/support/documentation/user_guides/c_ug571-ultrascale-selectio.pdf注意：并非每个IBIS模型都包含所有模型设置。如果型号名称中未包含设置，则表示该型号不支持该设置。表2和表3提供了适用于DDR4和SelectIO的PLIBIS模型的示例。表2：PLDDR4IBIS模型*时钟和DQS是差分信号。单端模型分配给每个分支。差分信号在关键字“ [DiffPin]”下指定。在IBIS文件中。表3：PLSelectIOIBIS模型2. Xilinx ZynqMPSoCPSMIOIBIS模型ZynqMPSoCMIO引脚支持LVCMOS，可以提供以下选项接口电压：1.8V，2.5V或3.3V驱动强度：2mA，4mA，8mA或12mA斜率：慢速或FastMIOIBIS模型格式M0_PADH_02_F_NA_PBIDIR_18_18_NT_DR_H。表4解释了每种IBIS模型的驱动器设置。表4：PSMIOIBIS模型3. Xilinx ZynqMPSoCPSDDRIBIS模型ZynqMPSoCPSDDRIBIS信号不同于所有其他信号。表5列出了适用于ZynqMPSoCPSDDRIBIS模型的解码器。为每个DDR存储器类型的IBIS模型提供了相应的示例。表5：PSDDRIBIS解码器表6至表10提供了与支持的PSDDR技术相对应的ZynqPSDDRIBIS的示例。表6：PSDDR3表7：PSDDR3L表8：PSLPDDR3表9：PSDDR4