12月30日，英特尔在本周的IEEE国际电子设备大会上展示了一项新研究，该研究可能为续订摩尔定律提供下一个可行的方向。这项研究是英特尔一直热衷的堆叠纳米芯片晶体管技术。通过堆叠PMOS和NMOS晶体管，CMOS电路的面积可以减少一半，这意味着将来集成电路晶体管的密度可能翻倍。 1.试用最简单的CMOS器件，尺寸减小一半。几乎每个电子设备都离不开“合作”。 NMOS和PMOS晶体管的数量。在相同的电压下，两个晶体管中只有一个会导通。将它们放在一起意味着只要其中之一发生变化，电流就会流过，从而大大降低了能耗。几十年来，NMOS和PMOS晶体管并排放置在CMOS电路中。如果要使CMOS电路更小，则应将两个晶体管放得更近。英特尔选择的方式是堆叠它们。 ▲堆叠式NMOS和PMOS晶体管（来源：英特尔）凭借堆叠式晶体管的独创性，英特尔采用了称为下一代晶体管结构的纳米片晶体管技术。与先前的晶体管主要由垂直硅鳍片组成的纳米管不同，纳米片的沟道区由堆叠的多个水平和纳米薄片组成。 ▲CMOS器件已从平坦的表面发展到FinFET和纳米片，从而进一步减小了电路尺寸。 （来源：英特尔）基于上述想法，英特尔工程师设计了最简单的CMOS逻辑电路，即逆变器，该逆变器仅包含两个晶体管，两个电源连接，一个输出和一个输入互连接口。 2.“攻击”堆叠过程：同时构建PMOS和NMOS晶体管。英特尔制造堆叠式纳米片的解决方案称为自对准工艺，因为它可以在一个步骤中构造两个堆叠式晶体管，而无需这样做。随后，两个独立的晶体管将再次粘合在一起。本质上，堆叠工艺的改变是对纳米片晶体管制造步骤的修改。首先，将硅和硅锗的重复层刻成细长的鳍状，然后蚀刻硅锗层，仅留下一组悬浮的硅纳米薄片。一般而言，一组纳米片最终将形成晶体管。但是在新工艺中，为了形成NMOS晶体管，将顶部的两个纳米片连接到掺磷的硅上。为了形成PMOS晶体管，底部的两个纳米片连接到掺硼的硅锗。 ▲由叠层晶体管组成的逆变器（来源：英特尔）英特尔高级研究员兼组件研究总监罗伯特·肖（Robert Chau）表示，整个生产过程当然会更加复杂，但是英特尔研究人员正在努力使其尽可能简单。他说：“复杂的制造过程将影响制造堆叠式CMOS芯片的实用性。一旦解决了制造过程的实用性，下一步就是追求更好的性能。这可能涉及改进PMOS晶体管，因为目前，其导通效率远低于NMOS晶体管。罗伯特·乔（Robert Chau）表示，如果要提高导电性，他们将考虑通过压缩应变或拉伸应变来改变晶体管沟道，以使硅晶体变形并使载流子更快通过。结论：在纳米片领域，创新和变革不仅是英特尔，而且许多其他研究机构也在寻求堆叠纳米片领域的创新设计。比利时研究机构Imec率先提出了CFET（纳米片场效应晶体管）的概念，并在去年的IEEE VLSI（大型集成电路会议）会议上报告了这一过程。但是，Imec的结果并非完全由纳米片晶体管制成。底层是FinFET，顶层是单个纳米片。台湾研究人员还发布了用于PMOS和NMOS晶体管制造的CFET结构。英特尔的堆叠式纳米片晶体管技术是否可以将我们带入摩尔定律的下一步？我们将拭目以待。